Лист
1 Назначение МВС
2 Состав МВС
3 Технические требования
3.1 Общие технические требования
3.1.1 Устойчивость к внешним воздействующим факторам
3.1.2 Защита от внутренних и внешних помех
3.3.3 Питание
3.1.4 Комплектность
3.2 Частные технические требования
4 Требования надежности
5 Конструктивные требования
6 Этапы проектирования
7 Перечень документации
7.1 Текстовая документация
7.2 Графическая документация
7.3 Ведомость технического проекта
7.4 Рабочая документация
1 Назначение МВС
Проектируемая МВС предназначена для решения научно-технических задач и исследовательских задач, отличающихся большой вычислительной мощностью, а также возможно использование проетируемой МВС в системах реального времени.
2 Состав МВС
Проектируемая МВС состоит из следующих функциональных частей:
* процессорные модули
* централизованный контроллер приоритетных прерываний
* банк глобальной памяти
* внешие устройства
* централизованный арбитр доступа к общему ресурсу
* блок выбора ПЭ-мастера
Процессорные модули состоят из следующих функциональных узлов:
* процессорный элемент
* локальная память
* блок контроля
* коммутатор
* внутренний автомат арбитра доступа к общему ресурсу
*
3 Технические требования
3.1 Общие технические требования
3.1.1 Устойчивость к внешним воздействующим факторам
Основные технические параметры устойчивости приведены в табл. 1.
Механические факторы:
Проектируемая МВС должна сохранять внешний вид и работоспособность после многократного воздействия ударных нагрузок с пиковым ускорением не более 5g при длительности воздействия ударного ускорения 10-15 мс, а также выдерживать вибрационную нагрузку с амплитудой виброперемещения 0,1 мм в диапазоне частот 25 Гц.
Защита от попадания твердых тел, проникновения воды и прикосновения токоведущих частей по ГОСТ 14.254-80 степень IР33.
Таблица 1 - Основные технические параметры устойчивости
Параметры и единицы измерения Норма
1 Допустимый диапазон температур, оС +5 … 40
2 Максимальная допустимая относительная влажность при температуре 25оС, % 80
3 Диапазон допустимых атмосферных давлений, кПа 80 … 105
3.1.2 Защита от внутренних и внешних электрических и радиационных
помех
Радиационная стойкость по ГОСТ 15484-74.
Стойкость к индустриальным помехам по ГОСТ 25211-79.
3.1.3 Питание
Питание от сети переменного тока напряжением 220В.
3.1.4 Комплектность
Многопроцессорная вычислительная система, шт. 1
Руководство по эксплуатации, эск. 1
Тара упаковочная, шт. 1
3.2 Частные технические требования
МВС строится на основе двоичной системы счисления. Процессорные элементы реализованы с выполнением совмещения выборки и выполнения команд. Объем локальной памяти в каждом процессорном модуле (ПМ) составляет 2 МБ, банк глобальной памяти - объемом 12М.
Количество обслуживаемых внешних устройств – 24 шт.
Проектируемая МВС ориентирована на применение многозадачной операционной системы(ОС) на архитектуре систем с глобальной памятью, работа ведется в режиме Ведущий-Ведомый (Master-Slave).
4 Требования надежности
* коеффициент готовности – не менее 0,998
* среднее время безотказной работы – 5000 час.
*
5 Конструктивные требования
Конструкционная система по МС МЭК 297-1.
МВС строится на стандартных микросхемах.
6 Этапы проектированияные
1.Техническое задание
2.Техническое предложение
3.Эскизный проект
4.Технический проект
5.Подготовка рабочей документации
7 Перечень документации
7.1 Текстовая документация
- техническое задание
- пояснительная записка с приложениями
-
7.2 Графическая документация
- Многопроцессорная вычислительная система. Схема электрическая функциональная
- Централизованный арбитр доступа к общему ресурсу. Схема электрическая принципиальная
-
7.3 Ведомость технического проекта
7.4
7.4 Рабочая документация
- спецификация многопроцессорной вычислительной системы
- ведомость спецификаций
- ведомость покупных изделий
-
ВЕДОМОСТЬ ТЕХНИЧЕСКОГО ПРОЕКТА
ДОКУМЕНТАЦИЯ ТЕХНИЧЕСКОГО ПРОЕКТА
ПОЯСНИТЕЛЬНАЯ ЗАПИСКА
СОДЕРЖАНИЕ
Лист
Введение
1 Разработка архитектуры, функционирование МВС
1.1 Разработка архитектуры МВС
1.2 Функционирование МВС
2 Разработка аппаратных средств
3 Разработка программного обеспечения
3.1 Общие принципы построения ОС
3.2 Примеры алгоритмов программ
4 Разработка принципиальной схемы
4.1 Централизованный арбитр доступа к общему ресурсу
4.2 Внутренний арбитр
5 Расчетная часть
5.1 Расчет надежности
5.2 Расчет потребляемой мощности
5.3 Расчет производительности МВС
Заключение
Литература
Приложение А
ВВЕДЕНИЕ
В данном курсовом проекте разрабатывается многопроцессорная вычислительная система (МВС) ориентированная на физическую архитектуру систем с Общей Шиной, в частности на системы с глобальной памятью.
Применение разрабатываемой МВС возможно как для проведения научных исследований, решения научно-технических задач, отличающихся большой трудоемкостью и сложностью вычислений так и для задействования данной МВС в контуре управления объектами систем реального времени (СРВ).
Увеличение скорости обработки информации достигается за счет одновременного использования нескольких процессорных модулей, то есть распараллеливания процесса вычислений. При этом подразумевается обмен информацией между процессорами через глобальную память с использованием системы прерываний.
1 Разработка архитектуры, функционирование МВС
1.1 Разработка архитектуры МВС
Проектируемая МВС строится из отдельных процессорных модулей, обмен информации между процессорами основан на применении системы прерываний; доступ отдельных процессоров к общему ресурсу (системной магистрали) управляется централизованным арбитром доступа с абсолютным географическим приоритетом процессорных модулей, что предполагает сосредоточение всех необходимых цепей управления в данном устройстве; обработка ввода/вывода информацией через внешние устройства осуществляется через централизованный контроллер прерываний, путем обработки выставляемого внешними устройствами вектора прерывания, который представляет собой адрес подпрограммы обработки данного события.
На функциональном уровне основные характеристики проектируемой МВС, а именно:
G – характеристика, описывающая коммутацию компонент системы, (grod)
M – характеристика, описывающая организацию памяти системы, (memory)
показаны с использованием графического языка описания вычислительных систем MSBI(Master Slave Bus Interface), результат представлен на Рис. 1.1.
В состав процессорного модуля входят локальная память размером 1М, процессорный элемент, блок контроля, коммутатор, внутренний автомат арбитра доступа к ОР.
МВС содержит 8 процессорных модулей и 1 системную магистраль, к которой подключен банк глобальной памяти, емкостью 12 М.
Каждый процессорный элемент модет обращаться как к собственному банку локальной памяти, так и к общему банку глобальной памяти. Очевидно, что глобальная память является в описываемой МВС общим ресурсом, то есть при одновременной попытке обращения нескольких процессорных элементов к ГП может возникнуть конфликт доступа к общему ресурсу (так называемые критические участки). Для решения данной проблемы на аппаратном уровне в проектируемой МВС предусмотрено применение централизованого арбитра доступа к СМ, с абсолютным географическим приоритетом процессорных модулей, что однозначно решает проблему надежного функционирования МВС в критических участках. Подробное описание механизма взаимодействия процессорного элемента и арбитра доступа к ОР приведено в Разделе 2. Разаработка аппаратных средств.
Наряду с подключение банка глобальной памяти к СМ, предусмотрено подключение 24 устройств Ввода/Вывода к СМ, основное назначение которых – производить обмен информацией между процессорными модулями и пользователями данной ВС.
Обмен информацией иницируется либо Внешним Устройством через централизованный контроллер прерываний, при этом необходимо отметить, что каждый ПЭ может получить доступ для обмена с ВУ с помощью механизма прерываний либо обмен информацией инициируется процессорным элементом, при этом процессор в программном режиме может обратиться к любому ВУ, подключенному к СМ. Как достоинство такого решения следует отметить расширение возможностей процессорного элемента по передаче данных, как недостаток – это увеличение времени доступа к ВУ, так как требуется дополнительное время на арбитраж доступа к СМ.
1.2 Функционирование МВС
1.3
МВС функционирует под управлением многозадачной ОС, построенной по принципу Ведущий-Ведомый (Master-Slave). При этом одиниз процессоров системы определяется как ведущий, а остальные – как ведомые. Ведущий процессор согласует работу и взаимодействие ведомых процессоров.
Ядро ОС храниться в глобальной памяти, поэтому в случае выхода из строя ведущего процессора либо при необходимости организации на данном процессоре решения автономной (самостоятельной) задачи, его функции может взять на себя любой другой процессорный элемент системы, загрузив в свою локальную память часть основного кода из ядра ОС.
Синхронизация обмена информацией и взаимодействие задач на программном уровне производиться с помощью механизма мониторов и семафоров, при этом предполагается, что все данные, с которыми работает процессор в данной задаче должны быть перенесены из глобальной памяти в локальную память данного процессора с целью уменьшения времени доступа к ним.
2 Разработка аппаратных средств
МВС выполняется из отдельных процессорных модулей, подключенных к СМ. К СМ подключен также банк глобальной памяти и ВУ Ввода/Вывода. Диаграмма распределение памяти адресного пространства представлена на Рис. 2.1.
ЛП 1М
ГП 12М
Рисунок 2.1 – Диаграмма распределения памяти
Младшие 1М адресного пространства каждого процесора выделяются под локальную память. Старшие 12М выделяются под глобальную память и являются общими для всех процессоров. В связи с этим возможно возникновение конфликта доступа к общему ресурсу. Для решения данной проблемы применяется схема централизованного арбитра доступа к общему ресурсу. В частности в каждый процессорный модуль входит схема блока коммутации адресов, которая предназначена для определения адреса, выставляемого ПЭ (см ИАЛЦ 462631 001.Э2 МВС. Схема электрическая функциональная). Если в регистр адреса ПЭ поступает адрес, то блок коммутации анализирует 4 старших разряда адреса. Если хотя бы в одном разряде присутствует 1, то очевидно, что обращение идет к банку глобальной памяти.
В таком случае вырабатывается сигнал ТПДП – требование прямого доступа к глобальной памяти, который через интерфейс арбитра (внутренний автомат) поступает на Централизованный Арбитр Доступа (ЦАД), как сигнал ТШ (требование шины). Если шина свободна, то ЦАД вырабатывает сигнал РШ (разрешение шины), который преобразуется интерфейсом арбитра в ППДП и процессор подключается к глобальной шине для операций Чтения/Записи.
Контроль работы процессорного модуля осуществляется блоком контроля (БК). Реализован метод контроля с аппаратным сравнением эталонов. Функциональная схема блока контроля со схемой сравнения кодов представлена на рис.2.2.
Хочется отметить ту особенность, что в данной схеме скорректирован недостаток простейшего блока контроля, работающего по методу сравнения контрольных и эталонных слов – снижение бысродействия за счет большого распада команд, но за счет усложнения аппаратуры.
ЛШ
БФСК БРК БРКС БРЭС
БФКС
БМН ССК
Интерфейс
СШ
Рисунок 2.2 – Блок контроля со схемой сравнения кодов (БФСК - блок формирования стробов команд, БРЭС – блок регистрации эталонного слова, БМН – блок матрицы неисправностей, БФКС – блок формирования контрольного слова, БРК – блок регистра команд)
БФСК – собирает всю конструктивную информацию в БРК (т.е записывает команды)
БРЭС – реально происходит выполнение команды out[БРЭС], что приведет к записи 0 или 1 в БМН, что, в свою очередь, зависит от результата на выходе ССК.
Алгоритм работы данного метода приведен на рис.2.3.
НАЧАЛО
ЗАГРУЗКА
БРКС
ЛИНЕЙНЫЙ
УЧАСТОК
ЗАГРУЗКА
БРКС
КОНЕЦ
Рисунок 2.3 – Алгоритм работы блока контроля со ССК.
При выходе ПМ из строя, на выходе блока контроля формируется сигнал ошибки, который представляет собой 8-битовую последовательность, каждый бит которой несет информацию о текущем состоянии соответствующего ПМ (0-ПМ в рабочем состоянии, 1-ПМ вышел из строя) и выставляет его на СМ каждый раз по срабатыванию таймера ПМ. Блок Выбора Мастера(БВМ) каждый раз анализирует вышеописанный сигнал ошибки, и в случае обнаружения отказа ПМ-Мастера назначает Мастером любой другой работоспособый ПМ, о чем объявляет выставлением на БК ПМ сигнала НМ(номер мастера).
3 Разработка программного обеспечения
3.1 Общие принципы построения ОС
Для проектируемой МВС в качестве основной выбрана ОС, построенная по принципу Ведущий-Ведомый(Master-Slave), поэтому все процессоры системы делятся на две категории:
1.Главный процессор – Ведущий (Master)
2.Вспомогательный процессор – Ведомый (Slave)
Главный процессор имеет статус выше, чем у всех остальных ПМ МВС. Поэтому выполнение управляющих фуекций ОС МВС осуществляется на главном процессоре. После запуска системы, вспомогательные процессоры обращаются к главному за получением работы, а также за предоставлением ОС МВС программного интерфейса. Все сервисные программы ОС должны иметь возможность быть выполненными на любом процессоре, входящем в МВС. На главном процессоре осуществляется планирование процессов во времени, а также распределение их по ресурсам (процессорам), т.е. в пространстве.
Основным достоинством данного метода является относительная простота. Данную ОС можно получить сравнительно несложным расширением возможностей многозадачных ОС, используемых в однопроцессорных системах. Добавляются новые возможности, связанные с одновременным выполнением задач. Как достоинство можно отметить также и простоту управления ресурсами, поскольку все функции, связанные с управлением решаются в одном узле.
Рассморим недостатки данного типа ОС. Главной проблемой функционирования таких систем является их относительно низкая надежность. А именно, поскольку управление системой осуществляется одним процессорным модулем(Мастером), то выход его из строя может привести к приостановке работы всей системы.
Вторым важным недостатком является низкая эффективность управления ресурсами, поскольку один Ведущий процессор не может обеспечить высокую загрузку множества Подчиненных процессоров.
Для устранения первого недостатка, т.е. повышения надежности системы, в разрабатываемой МВС предусмотрена возможность отслеживания подчиненными процессорами работоспособности главного процессора: в случае выхода его из строя, о чем говорит сигнал Error на СМ блок выбора мастера производит принудительное назначение первого попавшегося Подчиненного процессора на роль Ведущего процессора системы, который при этом производит загрузку в свою локальную память копию ядра ОС из ПЗУ глобальной памяти. Подробное описание данной процедуры приведено в подразделе 3.2 Примеры алгоритмов программ.
Устранения второго недостатка, т.е. повышения эффективности управления ресурсами, связано с возможностью назначения более одного процессора на роль Ведущего: в этом случае можно снять нагрузку по распараллеливанию заданий на процессоры с одного процессора на несколько, но в проектируемой МВС данный метод не применяется ввиду возникающего при этом усложнения аппаратной реализации МВС.
3.2 Примеры алгоритмов программ
Для детального ознакомления с основными принципами функционирования проектируемой МВС в качестве наглядных примеров предлагается к рассмотрению следующие алгоритмы:
- пересылка данных из глобальной памяти в локальную (см. Рисунок 3.2.1)
- реконфигурация системы (см. Рисунок 3.2.2)
НАЧАЛО
R1 ( Адрес
Источника
R2 ( Адрес
Приемника
да
Сч = 1?
Нет
Сч = 1 INC(R1)
(R1) ((R2) INC(R2)
DEC R3
R3 = 0?
Сч := 0
КОНЕЦ
Рисунок 3.2.1 – Алгоритм пересылки данных из локальной памяти в глобальную.
НАЧАЛО
Обнулить счетчик
Изменить контр.перемен.
Считать текущее значение
Контр.перем.Ведущего ПМ
Нов.знач.=Стар.знач.? нет
Да
Установка семафора
По доступу к ГП
Изменить контр.значение
Глобальной переменной
Загрузить в R1 адрес ядра
ОС из ЛП
Загрузить в R2 адрес ядра
ОС из ГП
Загрузить в R3 размер ядра
Подпрограмма
пересылки данных
из ГП в ЛП
Сбросить семафор
Перейти на начало ядра
ОС в ЛП
КОНЕЦ
Рисунок 3.2.2 – Алгоритм реконфигурации системы.
4 Разработка принципиальной схемы
Для разработки принципиальной схемы проектируемой МВС был задан централизованный арбитр доступа к ОР с абсолютным географическим приоритетом ПМ.
4.1 Централизованный арбитр доступа к ОР
Параметры арбитра:
Тип арбитра – централизованный
Приоритет ПМ – абсолютный географический
Автомат – синхронный
4.1.1 Струткурная схема арбитра
ВУ ОП
СМ
РШ ПБ1 ПБ2 ПБ3
ТШ
Арбитр
ДЗ
Рисунок 4.1.1 – Структурная схема централизованного арбитра доступа
4.1.2 Построение закодированного графа арбитра
11 А3 ТПД А1 00
ППД или ДЗ ?
РШ ТПД
А2
ТШ 10
Рисунок 4.1.2 – Закодированный граф арбитра
4.1.3 Определение операторных форм временных переменных и функций выходных сигналов.
Таблица 4.1 – Структурная таблица кодирования сигнала
ИС Код ИС СП Код СП Входные сигналы Выходные сигналы Функции триггера
Q2Q1 Q2Q1 РШ ТПД ? ? ТШ D2 D1
A1 00 A2 10 - 1 0 1 0 1 0
A2 10 A3 11 1 - 0 0 1 1 1
A3 11 A1 00 - 0 1 0 0 0 0
Выходные сигналы:
* = Q2Q1
* = Q2Q1
ТШ = Q2Q1
Проведем минимизацию функций триггеров путем составления диаграмм Вейча. Следует отметить, что можно доопределять только те клетки, которые соответствуют запрещенному состоянию, в данном случае это состояние 01.
0 0 0 0
0 0 1 1
1 0
1 0
D2 = ТПД*Q2*Q1 или РШ*Q2*Q1
0 0 0 0
0 0 1 1
0 0
0 0
D1 = РШ*Q2*Q1
Принципиальная схема арбитра представлена на ИАЛЦ 462631001 Э3.
4.2 Внутренний арбитр
4.2.1 Структурная схема
П
?
ТПД ППД
Автомат ?
ТШ
ДЗ
Рисунок 4.2.1 – Структурная схема внутреннего арбитра ЦАД
4.2.2 Построение закодированного графа внутреннего арбитра
ДЗ*ТШ
1 А2 А1 0
РШ 0
ДЗ
4.2.3 Определение операторных форм временных переменных и функций выходных сигналов.
Таблица 4.2 – Структурная таблица кодирования сигнала
ИС Код ИС СП Код СП Входные сигналы Выходные сигналы Функции триггера
Q Q ТШ ДЗ РШ D
A1 0 A2 1 1 0 0 1
A2 1 A1 0 0 1 1 0
Выходные сигналы:
РШ = Q
Функции триггера:
D = ТШ*Q*ДЗ
Принципиальная схема арбитра представлена на ИАЛЦ 462631002 Э3.
5 Разработка программного обеспечения
5.1 Расчет надежности
Надежность компонентов МВС характеризуется интенсивностью отказов и коеффициентами готовности:
R1 – интенсивность отказа паек
h1 = 0.2*10-8 1/час,
N1 = 200
R2 – интенсивность отказа разъемов
h2 = 0.1*10-7 1/час,
N2 = 2
R3 – интенсивность отказа печатных проводников
h3 = 170*10-9 1/час,
N3 = 250
R4 – интенсивность отказа конденсаторов
h4 = 2*10-6 1/час,
N4 = 13
R5 – интенсивность отказа резисторов
h5 = 2*10-6 1/час,
N5 = 3
R6 – интенсивность отказа микросхем
h6 = 0,4*10-6 1/час,
N6 = 80
Наработка на отказ будет равна:
Т = 1/ h = 1/(6,94*10-5) = 14 409 ч.
Коеффициент готовности:
К = 1/(Tb*h+1)
Tb – время восстановления, равное t1+ t2*N/2,
t1 – время замены (0,25 часа)
t2 – время проверки одного модуля (1 час)
N – количество модулей (8)
5.2 Расчет потребляемой мощности
Мощность, потребляемаая всеми узлами МВС рассчитывается по формуле:
Pi - мощность, потребляемая i-той мксхемой
Ni – количество данных мксхем
Для одного ПМ:
КПП К589 ИК14 1 683 мВт
ПЗУ К155 РЕ3 2 250 мВт
Компаратор К155 АЛ26 2 480 мВт
Схема 3И К555 ЛИ4 2 90 мВт
Схема 2ИЛИ К155 ЛЛ2 1 75 мВт
D-триггер К155 ТМ2 2 85 мВт
Р = 683*1+250*2+480*2+90*2+75*1+85*2 = 2568 мВт
5.3 Расчет производительности МВС
Расчет производительности МВС выполним, используя следующую формулу :
Pi - производительность i-го ПМ, определенного типа
Ni – количество данных ПМ
Расчет производительности i-го ПМ выполним по формуле:
Т - длительность такта
Nд - длительность выполнения длинной операции
Nк - длительность выполнения короткой операции
Длительность такта:
Т = tву + tпмк + tвс1 + tвр1 + tвр2 + tму, где
tву – время задержки на БМУ = 125 нс
tпмк - время задержки на ПМК = 70 нс
tвс1 – время задержки на ВС1 = 100 нс
tвр1 – время задержки на ВР1 = 38 нс
tвр2 – время задержки на ВР2 = 58 нс
tму – время задержки на МУ = 10 нс
Т = 125нс + 70нс + 100нс + 38нс + 58нс + 10нс = 401 (нс)
Длительность короткой операции 10 тактов
Длительность длинной операции 110 тактов
Таким образом производительность отдельного процессорного модуля будет равна:
Производительность МВС в целом:
Робщ = 4 984 000 оп/сек
Заключение
В данном курсовом проекте была разработана Многопроцессорная Вычислительная Система с 8 ПМ, централизованным арбитром доступа к общему ресурсу с абсолютным географическим приоритетом ПМ, с централизованным контроллером приоротетных прерываний для обслуживания ВУ и организации взаимодействия между ПМ-Ведущим и ПМ-Подчиненным (при помощи системы прерываний).
Результаты разработок предоставлены в виде схемы электрической функциональной ИАЛЦ 462631005.Э2, схемы электрической принципиальной ИАЛЦ 462631001.Э2 Централизованного Арбитра Доступа к ОР.
В ходе проведения проектирования МВС были произведены расчеты :
- общий расчет надежности системы (результат – время наработки на отказ составит 14 409 часов)
- расчет потребляемой мощности
- расчет производительности МВС.
Были разработаны и описаны алгоритмы отражающие:
- взаимодействие процессоров между собой на примере операции обмена данными;
- процесс реконфигурации системы.
Был разработан и оформлен полный комплект технической документации, отражающий функциональные особенности разработанной МВС и предоставляющий подробное описание функционирования как МВС в целом, так и отдельно рассмотренных ее модулей.
Литература
1. Бв В.Д., Смолов В.Б. Специализированные процессоры: интегральные алгоритмы и структуры. - М.: Радио и связь, 198-288 с.
2. Балашов е.п., Пузанков Д.В. Микропроцессоры и микропроцессорные системы. - М.: Радио и связь, 1981.-328 с.
3. Брик Дж., Мик Дж. Проектирование микропроцессорных устройств с разрядно-модульной организацией.- М.:Мир, 1984, т. 1,2,-479 с.
4. Булгаков С.С. и др. Проектирование цифровых систем на комплектах микропрограммируемых БИС. - М.: Радио и связь, 1984.-240 с.
Глушков В.М. и др. Программное обеспечение ЭВМ МИР-1 и МИР-2. Том 2.- К.:"Наукова думка". 1976.-371 с.
6. Евреинов Э.В. Однородные вычислительные системы, структуры и среды.- М.: Радио и связь, 1981.-208 с.
7. Каган Б.М. Электронные вычислительные машины и системы.- М.: Энергоатомиздат, 198 - 552 с.
8. Карцев М.А. Архитектура цифровых вычислительных машин.- М."Наука",1978. - 295 с.
9. Карцев М.А., Брик В.А. Вычислительные системы и синхронная арифметика. - М.: Радио и связь, 1981.
10. Козлов Б.А., Ушаков И.А. Справочник по расчету надежности аппаратуры радиоэлектроники и автоматики.М.:"Сов.радио",197-472 с.
11. Ларионов А.М., Майоров С.А., Новиков Г.И. Вычислительние комплексы, системы и сети.- Л.: Энергоатомиздат, 1986. - 286 с.
12. Лин Ван. PDP-11 и VAX-II. Архитектура ЭВМ и программирование на ассемблере.
13. Лю Ю-Чжен, Гибсон Г. Микропроцессоры семейства 8086/8088.-М."Радио и связь",1987. - 512 c.
14. Майерс Г. Архитектура современных ЭВМ (ч.1, 2). М."Мир"- 198- 676с.
15. Микропроцессоры. Архитектура и проектирование микроЭВМ. Организация вычислительных процессов/ П.В.Нестеров, В.Ф.Шаньгин, В.Л.Горбунов; Под редакцией Л.Н.Преснухина. - М.: Высш. шк., 1986. - 495 с.
16. Самофалов К.Г., Корнейчук В.И., Тарасенко В.П. Цифровые ЭВМ. Теория и проектирование.- К.: Высш.шк. 1989. - 424 с.
17. Самофалов К.Г., Корнейчук В.И., Тарасенко В.П., Жабин В.И. Цифровые ЭВМ. Практикум.- К.: Высш.шк. 1989. - 124 с.
18. Уокерли Дж. Архитектура и программирование микроЭВМ. - М.:"Мир" - 1984. - 360 с.
19. Фролов А.В., Фролов Г.В. Защищенный режим процессоров Intel 80286/80386/80486. М.: "Диалог-МИФИ" - 1993. - 234 с.
Приложение А
; подпрограмма пересылки данных из глобальной
; памяти в локальную память ПМ
datasg segment ‘data’
source db GM:200h ; откуда пересылаем
dest db LM:200h ; куда пересылаем
ss semaphor source ; семафор доступа к области source
datasg ends;
codesg segment ‘code’
mov r1, offset source ; адрес “откуда“ в r1
mov r2, offset dest ; адрес “куда“ в r2
mov r3, [M] ; количество передаваемых слов в r3
test_and_set(ss) ; проверка и установка семафора к области
; source
LL: mov(r1)+,(r2)+ ; пересылка в GM
sob r3, LL ; ветвление, если не 0 с декрементом
clear_semaphor(ss) ; сброс семафора
codesg ends;
; подпрограмма регенерации ОС
datasg segment ‘data’
new_word_contrl_master db GM: adress1 ; адрес контрольной
переменной ведущего
процессора в ГП
new_word_contrl_slave db GM: adress2 ; адрес контрольной
переменной ведомого
процессора в ГП
old_word_contrl_master db LM: adress1 ; старое значение контрольной
переменной ведущего
процессора в ЛП
addr_timer_count db LM: adress2 ; адрес счетчика таймера
os_addr_in_local db LM: adress_os; адрес начала ОС в ЛП
os_addr_in_global db GM: adress_os; адрес начала ОС в ГП
size_os db GM: size ; размер ядра ОС в ГП
datasg ends;
codesg segment ‘code’
xor r1, r1 ; обнуление R2
mov r2, addr_timer_count ; адрес счетчика таймера --> в R2
mov [r2], r1 ; обнуление счетчика таймера
mov r2, new_word_contrl_slave ; адрес контрольной переменной
; данного ПМ --> в R2
mov r1,[r2] ; переслать в r1 содержимое по
; адресу R2
inc(r1) ; обновление текущего значения
; контрольной переменной
mov [r2],r1 ; записать содержимое r1 в память по
;адресу в R2
mov r2, new_word_contrl_master ; адрес контрольной переменной
; мастера --> в R2
mov r1,[r2] ; переслать в r1 содержимое по
; адресу R2
cmp old_word_contrl_master, r1 ; проверка значения контрольной
; переменной ведущего ПМ
jnz exit
test_and_set(Global_OS) ; проверка и установка семафора к
; ядру ОС
jz exit
jmp reconfig_os
exit:
iret
reconfig_os:
mov r1, os_addr_in_global ; адрес “откуда“ в r1
mov r2, os_addr_in_local ; адрес “куда“ в r2
mov r3, [size_os] ; количество передаваемых слов в r3
test_and_set(ss) ; проверка и установка семафора к области
; source
LL: mov(r1)+,(r2)+ ; пересылка в GM
sob r3, LL ; ветвление, если не 0 с декрементом
clear_semaphor(ss) ; сброс семафора
jmp os_addr_in_local ; перейти на ядро ОС в ЛП
codesg ends;
Технические условия
1. Допустимый диапазон температур при хранении и эксплуатации 5-400С
2. Максимально допустимая относительная влажность (при 250С) - 80%
3. Диапазон допустимого атмосферного адвления 80-110 кПа
4. Максимальное пиковое ускорение ударной нагрузки длительностью воздействия 10-15 мкс для сохранения работоспособности – 5g
5. Максимальная частота вибрации с амплитудой 0,1 мм – 25Гц
6.
Техническое описание изделия
1. Электрическое питание от сети переменного тока 220+10В, частотой 50 Гц
2. Масса не более 15 кг
3. Среднее время безотказной работы 14409 час.
4. Коеффициент готовности 0,9999826
5. Потребляемая мощность 2568 мВт.
6.
ОПИСЬ АЛЬБОМА
РАБОЧАЯ ДОКУМЕНТАЦИЯ